// DSCH 2.7f
// 23-02-2026 23:27:50
// example.sch

module example( xop,xnop,xop_op,xnop_op);
 input xop,xnop;
 output xop_op,xnop_op;
 not #(10) inv(w2,xop);
 pmos #(24) pmos(xop_op,xop,xnop); // 2.0u 0.12u
 nmos #(24) nmos(xop_op,w2,xnop); // 1.0u 0.12u
 not #(10) inv(xnop_op,xop_op);
endmodule

// Simulation parameters in Verilog Format
always
#1000 xop=~xop;
#2000 xnop=~xnop;

// Simulation parameters
// xop CLK 10 10
// xnop CLK 20 20
