// DSCH 2.7f
// 3/23/2007 1:09:18 AM
// E:\vlsi-march07\Export dsch2\BAL.sch

 1 module BAL( F0,F1,F2,F3,Fout);
 2  input F0,F1,F2,F3;
 3  output Fout;
 4  lut #(306) LookUpTable(Fout,F0,F1,F2,F3);
 5 endmodule

// Simulation parameters in Verilog Format
always
#1000 F0=~F0;
#2000 F1=~F1;
#4000 F2=~F2;
#8000 F3=~F3;

// Simulation parameters
// F0 CLK 10 10
// F1 CLK 20 20
// F2 CLK 40 40
// F3 CLK 80 80
